有关芯片尺寸的问题?

按外形分类,芯片一般分为圆片和方片.其中圆片相对较低档,性能不够稳定一般不采用圆片生产的LED;方片一般以尺寸大小来衡量,比如12mil(1mil=0.0254平方毫米).一般来说,同一品牌的芯片,芯片尺寸越大,亮度越高最常采用的LED灯珠,红光和黄光一般在9~12mil,白,蓝,绿光一般都在12~14mil,这也是市面上最常用的芯片,如果用更大的芯片,亮度虽然可以提高不少,但是芯片价格大幅度提高,这就是为什么大尺寸芯片很少有人采用的原因.

亲,近期在了解装修吗?您是否想改变一下家里的布置,风格,收纳等现象?只需要一个报名申请您就能获得免费设计,赶紧咨询我吧!

}

  新浪科技讯 北京时间7月24日上午消息,5G时代即将到来,不过有一个问题没有很好解决:如何让芯片变得足够小,可以装进手持设备?现在找到了好答案。

  周一,高通推出QTM052毫米波天线模组和高通QPM56xx 6GHz以下射频模组,它们可以与 dragon X50 5G一同工作,让智能手机传输速度达到新高。有了新模块,厂商可以让设备覆盖5G频段,包括毫米波频段,它的传输距离短一些,但是速度更快,还有6GHz以下频段,它更加可靠,但是速度慢一些。

  今年晚些时候,移动热点就会用上新模块,明年上半年智能手机也会引入。如果用毫米波传输,峰值下行速度最高可以达到5Gbps,不过在手机上,更现实的速度接近1.4Gbps。无论怎样都比今天的4G快很多,现在的速度只有70Mbps。如果用6GHz以下频段传输,速度可以达到400Mbps-500Mbps。

  用毫米波传输虽然速度超快,但是存在很多问题。例如,信号传输的距离不够远,碰到硬表面会反弹,无法绕过角落,无法穿透树木等物体。高通说,虽然毫米波的最高下行速度可以达到5Gbps,但是只要将手挡住天线,就会遮挡信号。600MHz以下的频段没有这样的问题,5G用的就是这种频段,只是它的速度没有毫米波快。

  如何开发超小芯片,装进手机,同时又能用毫米波传输,传到很远的距离,对于厂商来说这是一个难题。

  2017年年初时,高通曾展示过5G调制解调器和毫米波天线,尺寸很大,居然要放在手推车上移动。在今年2月的MWC上,展示5G PC概念机,它将5G调制解调器装在支架内,很明显,这样的模块太大了,不适合手机用。

  现在高通成功让模块缩小,可以装进手机。难怪高通产品营销主管谢里夫·汉那(Sherif Hanna)说:“大家一致认为……将毫米波技术放进移动设备是不可能的事。但是高通的新模块在技术上取得突破,可以用新一代网络传输无线信号,网速达到前所未有的水平。”

  新模块的尺寸到底是多大?高通没有明说。但是CNET对比之后发现,模块的厚度与iPhone X差不多,也就是7.7毫米左右。高通还有更薄的模块,厂商可以将它们装进更薄的手机。高通补充说,模块有多厚并不一定意味着手机厚度有多厚。如果是更薄的设备,或者手机的边缘是弯曲的,模块可以稍微倾斜,这样就能装进更小的设备。(德克)

“掌”握科技鲜闻 (微信搜索techsina或扫描左侧二维码关注)

新浪科技为你带来最新鲜的科技资讯

苹果汇为你带来最新鲜的苹果产品新闻

新酷产品第一时间免费试玩

提供最新的科学家新闻,精彩的震撼图片

}

在计算机领域,往往数字越大越好。更多内核,更高 GHz,更快的浮点运算,工程师和用户都希望这样。但现在有一个衡量标准火了,越小越好。它究竟是什么?为什么会这么重要?为什么以纳米为单位测量?为什么我们要走进芝麻街,把这篇文章带到你面前,数字到底是 10、7 还是 5?让我们进入制程节点的世界一探究竟。

在深入研究之前,值得花些时间研究一下 CPU 架构。在第一部分中,我们介绍了处理器的基本架构,在第二部分中,我们研究了工程师如何规划和设计它们。

与本文相关的关键部分是解释如何将计算机芯片物理地组合在一起。如果您想深入了解制造工艺,您需要仔细阅读光刻部分,而在本章节中,我们将重点介绍以下几点:

与芯片制造相关的最大营销术语之一是特征尺寸。

在芯片工业中,特征尺寸与被称为制程节点的东西有关。正如我们在第 3 部分 "CPU 的设计 " 中提到的,这是一个相当宽松的术语,因为不同的制造商使用这个短语来描述芯片本身的不同方面,但不久前它被用来描述晶体管两个部分之间最小的间隙。

今天,它更像是一个营销术语,对于比较生产方法不太有用。也就是说,晶体管是处理器的一个关键特性,由于它们的组执行所有的数字处理和数据存储都在芯片内,因此非常需要来自同一制造商的更小的制程节点。显而易见,你想问为什么?

在处理器的世界里,什么都不会立即发生,也不会在不需要电源的情况下发生。更大的元件需要更长的时间来改变它们的状态,信号需要更长的时间来传输,并且需要更多的能量来移动处理器的电子。虽然听起来不笨重,但更大的元器件占用更多的物理空间,因此芯片本身更大。

在上图中,我们看到的是三个旧的 Intel CPU。从左边开始,分别是 2006 年的赛扬,2004 年的奔腾 M 以及 1995 年的旧奔腾。它们的制程节点分别为 65、90 和 350 纳米。换言之,24 年来设计中的关键部件比 13 年来设计中的关键部件大 5 倍以上。另一个重要的区别是,新的芯片内置了大约 2.9 亿个晶体管,而原来的奔腾只有 300 多万个,几乎是几百倍的差距。

虽然制程节点的减少只是最近设计的物理尺寸更小、晶体管数量更多的原因之一,但它确实在英特尔能够提供这一功能方面发挥了重要作用。

真正的问题是:与奔腾的 12W 相比,赛扬产生了大约 30W 的热量。这种热量来自这样一个事实:当电流(electricity)被推到芯片的电路上时,能量通过不同的过程而损失,绝大多数能量以热量的形式释放出来。是的,30 是一个比 12 大的数字,但别忘了,赛扬芯片上的晶体管比奔腾多近 100 倍。

因此,如果拥有一个更小的制程节点的好处会是产生更小的芯片,能使更多的晶体管可以更快地转换,实现更强的计算,以及减少能量作为热量的损失。那么为题来了——为什么不是每一个芯片都使用尽可能最小的制程节点呢?

这就要从另一个方向谈起——要有光!

在这一点上,我们需要看一个称为光刻的过程:光通过一种称为光掩模的东西,这个东西在某些区域阻挡光,并让其通过其他区域。在经过的地方,光线会聚焦成一个小点,然后它会与芯片制造过程中使用的特殊层反应,帮助确定各个部件的位置。

想象一下,这就像是你手上的 X 光:骨头阻挡了光线,充当光掩模,而肉体让它通过,产生了手的内部结构的图像。

光实际上并没有被使用——即使是像旧奔腾这样的芯片,它也太大了。你可能很想知道为什么光会有大小的说法,实际上它与波长有关。光是一种叫做电磁波的东西,是一种不断循环的电场和磁场混合物。

虽然我们使用经典的正弦波来观察形状,但电磁波并没有真正的形状。更重要的是,当它们与某种事物发生交互时,它们产生的效果遵循这种模式。这种循环模式的波长是两个相同点之间的物理距离:想象海浪在沙滩上滚动,波长是海浪顶部的距离。电磁波的波长范围很广,因此我们将它们放在一起并将其称为光谱。

在下面的图片中,我们可以看到我们所说的光只是这个光谱中的一小部分。还有其他熟悉的名字:无线电波、微波、X 射线等等。我们还可以看到波长的一些数字;光的大小大约是 10-7 米,或者大约是 0.000004 英寸!

科学家和工程师更喜欢用一种稍有不同的方法来描述这么小的长度,即纳米或 nm。如果我们观察光谱的扩展部分,我们可以看到光实际上在 380 纳米到 750 纳米之间。

回顾一下这篇文章,重新阅读关于旧赛扬芯片的部分 - 它是在 65 纳米制程节点上制造的。那么,怎样才能制造出比光小的零件呢?简单:光刻工艺没有使用光,而是使用紫外线(亦称 UV)。

在光谱图中,UV 从大约 380 nm 开始(光消失时)并一直缩小到大约 10 nm。英特尔,台积电和 GlobalFoundries 等制造商使用一种称为 EUV(极紫外线)的电磁波,大小约为 190nm。这种微小的波动不仅意味着组件本身可以被制造得更小,而且它们的整体质量可能更好。这使得不同的部件可以紧密地封装在一起,有助于缩小芯片的总体尺寸。

不同的公司为其使用的流程节点的规模提供不同的名称。英特尔将他们最新的一款产品命名为 p1274 或 "10nm",而台积电则简单地称之为 "10FF"。AMD 等处理器设计师为较小的制程节点创建布局( layout )和结构(structures),然后依靠这样的公司来生产它们,后者在今年早些时候加快了他们的 "7nm" 产险的扩产步伐。在这种生产规模下,一些最小的特征点只有 6 纳米宽(不过,大多数功能都比这大得多)。

为了真正了解 6 纳米有多小,我们这样看。构成处理器主体的硅原子间距大约为 0.5 纳米,原子本身的直径大约为 0.1 纳米。因此,作为一个大概的数字,台积电的工厂处理的晶体管覆盖宽度小于 10 个硅原子。

撇开正在努力开发只有少数几个原子宽的特征点这一令人难以置信的事实不谈,EUV 光刻技术已经引发了一系列严重的工程和制造问题。

英特尔一直在努力使其 10 纳米的产量达到 14 纳米的水平;去年,GlobalFoundries 停止了 7nm 和更小的生产系统的所有开发进程。虽然英特尔和 GF 的问题可能不是由于 EUV 光刻固有的困难造成的,但不能说完全无关。

电磁波的波长越短,其承载的能量越多,这导致对制造的芯片的损坏的可能性更大 ; 非常小规模的制造对正在使用的材料中的污染和缺陷也非常敏感。其他问题,如衍射极限(diffraction limits )和统计噪声( statistical noise :EUV 波传输的能量沉积到芯片层的自然变化),也与实现 100% 完美芯片的目标相悖。

还有一个问题是,在原子这个奇怪的世界里,电流和能量转移不能再假定为遵循经典的系统和规则。以运动的电子(构成原子的三个粒子之一)的形式保持电能沿着导体向下流动,在我们习惯的尺度上相对容易——只要用一层厚厚的绝缘层包裹导体。

从过年英特尔和台积电的工作现状看,这变得更难实现,因为绝缘层还不够厚。不过,目前生产问题几乎都与 EUV 光刻技术固有的问题有关,因此,我们还需要几年的时间才能开始在论坛上讨论 Nvidia 比 AMD 更好地处理量子行为或其他类似的胡说八道!

这是因为真正的问题,即生产困难背后的最终原因,是英特尔,台积电及其所有制造伙伴都是纯粹的商业企业,他们将原子用于创造未来收入作为唯一目的。但在 Mentor 的商业研究报告中,提供了以下概述,越小的制程节点就需要越高的晶圆成本。

例如,如果我们假设 28 纳米进程节点与英特尔用于生产其 Haswell 系列 CPU 的节点相同(如酷睿 i7-4790K),那么他们的 10 纳米系统的每片晶圆成本几乎是前者的两倍。每片晶圆能够生产的芯片数量在很大程度上取决于每片芯片的大小,但采用较小的工艺规模意味着一片晶圆可能会产生更多的芯片来销售,这有助于抵消成本的增加。最终,尽可能多的成本将通过提高产品零售价格推向消费者,但这必须与行业需求相平衡。

过去几年智能手机销量的增长,以及家庭和汽车智能技术的近乎指数级增长,意味着芯片制造商不得不承受因为进入较小的制程节点而遭受的财务损失,直到整个系统足够成熟,能够生产出高产量的晶圆(即那些含有尽可能少的缺陷的晶圆)。鉴于我们谈论的是一项数十亿美元的风险很大的业务,这也是 GlobalFoundries 退出先进制程竞赛的原因之一。

如果这一切听起来有些悲观,但我们不应该否认,眼前的未来看起来是积极的。三星和台积电的 7nm 生产线不仅在数量和收入方面上实现了良好运营,而且芯片设计者也在计划在其产品中使用多个节点。近来最著名的例子是 AMD 最近宣布的 Ryzen 3900X CPU 的芯片设计。

这款顶级台式 PC 处理器将采用台积电 7 纳米节点来制造两款芯片,以及由 GlobalFoundries 制造的一款 14 纳米芯片。前者将是实际的处理器部件,而后者将处理连接到 CPU 的 DDR4 内存和 PCI Express 设备。假设这种设计按预期工作(并且没有理由怀疑它应该如此),那么我们几乎肯定会看到更多的公司遵循这个多节点设置。

上图显示了制程节点在过去 50 年中的变化。垂直轴以 10 倍的系数显示节点大小,从 10000 nm 开始一直向上。该芯片巨头已经遵循了 4.5 年的粗略节点半衰期(每次减少一半节点大小所花费的时间)。

那么,这是否意味着到 2025 年我们将看到 5 纳米的英特尔?可能是的,尽管他们最近在 10 纳米的技术上遇到了困难。但三星和台积电一直在推进他们的 5 纳米研究,因此未来对各种处理器都是有利的。

它们将越来越小,速度越来越快,能耗越来越低,性能也越来越高。它们将引领人们走向全自动汽车,具有当前智能手机的电量和电池寿命的智能手表,以及超过十年前数百万美元电影中所见的游戏中的图形。

未来确实很光明,因为未来很小。

}

我要回帖

更多关于 芯片用什么材料做的啊 的文章

更多推荐

版权声明:文章内容来源于网络,版权归原作者所有,如有侵权请点击这里与我们联系,我们将及时删除。

点击添加站长微信