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题目篇： Gate Level Circuit Design 1. Implement XOR logic with 1 MUX and 1 INV； 2. Implement A+B+C with NAND gate； 3. Draw the D Flip-Flop structure； 4. Clock Divider by 2/3/4； 5. Using flip-flop and logic-gate , design a 1-bit adder with carry-in and current-stage, carry-out and next-stage； 6. Please draw schematic of a common SRAM cell with 6 transistors , point out which nodes can store data and which node is word line control?
Verilog Coding 1. 状态机：常见的是序列检测，考察状态转换图和代码； 2. 实现异步复位的8位寄存器； 3. 实现2/3/4分频电路； 4. 用VERILOG或VHDL写一段代码,实现消除一个glitch； 5. 用Verilog/VHDL写一个fifo控制器(包括空,满,半满信号; 同步or异步)； STA & Synthesis Basic 1. Setup & Hold time概念，如何消除violation，怎样计算最大频率； 2. Removal & Recovery time； 3. STA vs. PostSim； 4. False Path ； 5. Multi-Cycles； 6. Clock Gating Cell (ICG) Insertion ； 7. 分析两次DC的结果不同的原因，Memory部分的面积前后相差26%，logic core部分的面积前后相差17%。 8. 同步复位和异步复位DFF电路上的区别。 9. 给一段代码，画出综合后电路。 10. DC和STA的基础性问题，《专用集成电路设计实用教程》一书都可以覆盖到。 Crossing clock Domain的设计方法，很重要的知识点。 Verilog Coding style: 1. 完备的Case, if 语句，如果不完备，会产生什么后果； 2. 敏感列表的完备性，如果不完备，产生的后果是什么； 3. 阻塞、非阻塞的区别； 4. == 和 === 的区别； 5. casex, casez的用法； Perl：主要是考察基本的用法，目前为止考察到最难的题目是使用Hash对学生按照分数、名字字母先后的顺序进行排序，小骆驼书里面有类似的题目。 Gvim& UNIX Skill：每天和服务器打交道，这些都不会有什么问题。 Special Subject SOC/ASIC/FPGA的设计FLOW以及使用到的工具；（从Spec定义到GDSII文件提交） 对基本概念和名词的解释：STA , ECO, SPEF, CTS, DRC, LVS 等 Flip-Flop vs. Latch； 低功耗的设计的方法； 如何保证verification的覆盖率； ASIC设计移植到FPGA上时，需要注意什么问题； 1
如何重组逻辑路径，消除竞争冒险； CMOS反相器的VTC曲线、CMOS逻辑电路的设计； SoC芯片：芯片架构，数据通路，如何保证带宽，片外信号的消抖，AHB/AXI总线； Cache的映射机制； Post-Sim中不同Corner的区别； FPGA的下载方式；
芯原笔试 1. 十道图形推理题 2. SDRAM
各种存储器的概念，以及在SOC中的应用 3. 存储器内建自测试的概念 4. 建立时间保持时间的解释 5. 用verilog写除6 （6分频）？不太理解题目的意思 6. 中断向量表的解释 7. skew latency uncertainly 的解释，用波形画下 8. 其他已忘 tl_marvell面经 1. FPGA全局时钟和局部时钟的概念？ 2. 分频怎么实现？counter？ 3. FPGA怎么约束？ 4. SPI传数据setup/hold time 怎么确定？ 5. 有没有用脚本跑过FPGA？ 6. RVDS产生的机器码里面是什么内容？ 7. 同步复位和异步复位区别，优缺点？ 8. 如何解决亚稳态？ 9. RVDS验证IP的时候每个function写段代码去仿一下，效率不高，怎么提高效率? 新思面试9月11日 Synopsys 上海面试 1 小时面试 + 4轮专业面试 + 午饭时间闲谈 + HR 面试 笔试内容： 1. Verilog 编程：分频
2. Setup time 建立时间分析 3. Isolation cell
4. PAE 5. ECO
6. 编程乘法口诀表电话表中找出区号
1234! 中有几个0 专业面试： 1. SoC项目简介 2. 时序上遇到的问题以及解决方法, 以及congestion 解决方案 3. 英文介绍SoC项目
4. 家乡 专业面试2 1. SoC项目流程
2. 细致的时序问题修改方案
(1) 在 CTS时遇到以及解决方案
(2) setup 和 hold violation
(3) 手动修改setup 和 hold 的方法
(4) CTS 流程
(5) double space 作用
(6) congestion map 和 overflow
(7) Routing 后的时序
2 3.使用的新思的工具以及熟练程度 4.家乡及个人归属问题 5.为何要加入新思
6.如果你只看中新思的资源，一年后你离职了怎么办？ 7.你在项目中交流的对象有哪些？ 8.你喜欢交流吗？你是个细心的人吗？ 9.你的个人如何？你在学校有参加过什么社团吗？或者有什么演出吗？ 10.你的课余生活是怎么样的？ 11.你的抗压力如何？如果客户不讲理怎么办？如何释放压力？ 12.你会以问别人问题为耻吗？ 13.什么时候告诉老板你无法胜任工作？ 14.用英语自我介绍
专业面试3： 1. 用Verilog 编ALU 2. SoC的IO选择及排列？电源规划及整个SoC项目介绍，手动修hold的方法 3. tcl编程 4. 智力题，9个球，里面有一个重一些或者轻一些，用天平找出最重的那个，计算需要几次？（最好情况下） 专业面试4： 1. 分析试卷，延伸细节
2. 引导出你想出的方案 3. 分析1024！中有几个0的解决方案？
4.英文自我介绍 5.是否熟悉ICC？ HR面试 1. 谈谈工作对你意味着什么？
2. 除新思之外，其他意向？ 3. 为什么要选新思？
4. 英文自我介绍
Marvell Central Engineer
1. 项目上的问题，对照简历，讲讲你自己的设计的模块，模块的内部结构， 各个模块是怎么设计的？期间会交叉性的问一些问题，比如，异步时钟设计， 同步复位，异步复位，等等。 所以一定要把简历上写的项目上的事情弄清楚。
(1). 异步时钟的设计
(2). 同步复位异步复位
(3). 设计流程以及设计方法 2. DFV的工程师问了一些问题
(1). C语言的程序中执行的第一个函数是什么？是main函数吗？
(2). DFV是什么？你是怎么理解的？
(3). C语言编译成的可执行文件有哪几部分组成？
(4). 静态变量与局部变量的区别？以及各自的特点？ Marvell 1个半小时，3人：IP Designer,Verification Engineer,小boss IP Designer： 项目简介 设计模块测试向量如何生成，如何验证所设计模块功能是否正确 插曲：Verification Engineer职责,考虑对于模块可能出现的各种情况，设计对应的电路进行测试，据此判断模块的可靠性并指出可能存在的问题。例：设计case使模块进入异常状态，而模块能从异常状态中恢复或给出相应的中断信号，则证明设计可行。Coverage 100%，工业级RTL代码要求每一句都能被执行到。 setup与hold time的定义，如出现无法收敛的情况应如何处理 set false path的目的 异步信号的交互问题 Verification Engineer： 要求介绍通信系统中同步的概念和处理方法，针对性提出问题 3
用于同步和信道估计的训练序列为何放置在帧头，提出gsm中训练序列位于帧中间的例子，要求作出你认为合理的解释 再一次讲解了Verification的工作内容，不仅要熟悉verification的内容，对于IP的设计方法也应有一定了解。进入公司后这两方面的工作都会有接触。 小boss： 介绍自己的职场规划和目标，对公司的一些看法 聊天 IBM:
1. 芯片的功耗，降低功耗的办法。 2. 芯片能跑的时钟，设计以及RTL coding的时候，怎么确保设计的模块能跑到那样的时钟。 3. C++，C，java，以及面向过程和面向对象的区别。 4. C中，指针和引用的区别。 5. 设计16bit的加法器（乘法器）怎么设计。 IBM 孙毛： 加法器的种类； 门控时钟的结构： 奇数分频和小数分频 Marvell_celluer 1.用NAND2实现OR3 2.用verilog实现1.5分频 3.异步fifo结构 4.BIST外围电路 5.有1024个16bit有符号数据，从中得到最大的8个数，并且这8个数的顺序不要求，用电路实现 6.一个简单电路，写出基本的综合脚本 Marvell电面 1． 电面的主要有两个人，一个人问我基带，主要是design的方面；另一个问我SOC的项目的问题，主要是verification方面； 2． 电面的问题主要是做过的项目，譬如基带的整体框架，接收机有哪些组成，同步是怎么实现的，fifo是同步还是异步的，spi的问题（这个问题卡住了，然后就没有然后了）； 3． SOC的问题主要是chip verification的流程，怎么保证DMA的工作的正确性，当配置错误但结果仍正确时，怎么查错，还有些比较高端的问题，譬如有什么更自动化更能减少体力活的办法来进行验证，或者我们要做好一款芯片，投入市场，要做好哪些方面的工作。 4． 最后提到了，是否呆在南京，晚些时候可能会有去上海的面试通知的答复。 Marvell面试 面试官1： 1.阻塞，非阻塞+delay 2.matlab，verilog写bit2sym模块 3.序列检测器状态图 ... 面试官2： 1.异步fifo深度的计算 2.最简单二分频电路，并计算最大频率，并有时钟抖动和偏移的情况下 3.全加器的逻辑表达式 4.FPGA原理，怎么实现可编程的 5.跨时钟域，使用握手信号时 4
面试官3： 1.buffer，coms搭buffer，为什么能去毛刺，怎样用verilog来描述这一行为 2.DC命令，Tcl命令 3.DMA握手接口，为什么需要握手接口，当执行一个搬运时配置寄存器的流程 4.有没有深度为1的fifo 其他人： 1.异步fifo的原理 2.五分频电路，波形，电路实现 3.最少2mux实现4mux 4.状态机编码的方式有哪些 5.低功耗方法 6.用MOS管搭触发器，反相器，与非门，三态门 NVIDIA笔试2012年 1. 时序分割，不加流水级数 2. 全加器 3. 超前进位加法 4. 以上两个哪个时序好 5. 画图，异步复位 6. 比较区别＃5 a=b, a=#5b Sel?a:b; 与if else 7. 一位信号的跨时钟域的同步 8. 设计电路，有握手信号同时有效的时候输出数据，同时检测输入，如果检测到1、2、3顺序输入的时候，下一个输出无效 9. 8bit相乘再加一个8bit的书，结果的位数 10. X/4＋Y*9/8设计电路 英文试卷，英文作答，如无要求不能使用verilog作答 1.2个寄存器之间setup time不满足，要求不增加stage，重新组合电路使之能正常工作 2.超前进位加法器verilog编写 3.超前进位加法器与普通加法器相比哪个有优势，为什么 4.握手机制+序列检测的电路设计 5.看电路画输出波形 6.不同时钟域的信号交互问题，同步电路的stage数由何决定 7.#5 a = b与a = #5 b的区别，if else与a = b?c:d的区别 8.A、B、C为无符号整数，(A*B)+C是几位，设计Z=X/4+9*Y/8的电路 高通笔试 40道选择题，32单选，8多选，内容涉及数字电路，模拟电路，板级电路，通信的知识。 瑞晟笔试
一个小时 1. 根据mos电路写表达式 2. 两个数据异或后再位与或者位或什么意思。 3. always块，if 条件语句，会不会综合成锁存器。 4. 关于标准单元你知道什么，写之。 5. CA=~A+1,证明之。 6. 0.18工艺的0.18指的是；工艺变小的影响。 7. 根据建立时间，保持时间，计算组合逻辑的最大最小延时。 5
联系客服：cand57</13-求职第13贴：TI、MARVELL的offer，LP的offer ( 完结篇 )
本来上学期就该总结一下找工作的过程，无奈LP的去处没有搞定一直拖到现在了。现在LP拒了港大，拿了城大的offer，正好有了一个契机，完成未完成的工作。回到正题：TI的成都初面之后，由于面试官就是教研室出去的师兄，所以比较早得到内幕已经进深圳公司的终面。伙同另外2个同学买了最便宜的机票去深圳。第一次去深圳，感觉真的不错，那时（11月）成都寒风瑟瑟，草木枯黄，而深圳绿意盎然、生机勃勃，引用别人一句话就是，在深圳市区坐公交车就像在原始森林里穿行，感觉真的不错。当然后来得知，这个只是TI深圳公司附近（深圳南山区华侨城）的景色，深圳的其他地方，特别是关外（我去过的沙井）的绿化程度和成都不分伯仲。我们几个人下了飞机，就直接坐机场大巴去了福田汽车站，穿过地铁站，找了半天才找到竹子林的7天连锁，休息，然后去逛了逛市中心。感受了深圳的地铁，和北京上海的没什么大的区别，出了会粤语报站之外，本来想去华强北路看看的，无奈时间紧张，第二天还要面试，只有等下次机会了。第二天面试的时候去的比较早(8点半)，TI的人都没有上班，就坐在那里等了一会儿，看看TI订的电子元器件杂志。后来大概9点的时候来了一个人领着我去了会议室，那边拨通了一个米国的电话会议，现场有2个人，电话上有一个人。John(后来知道的)说的普通话中明显带着川味，他自己说是四川的，还和科大有极大的渊源，是陈星弼院士的第一个博士研究生，还在科大工作过好几年，去美国做Post的时候和张老板交情匪浅，原来是师兄兼老师索。面试过程控制得比较精准，一共40分钟。还是BUCK环路分析，这次更把握细节，特别是驱动部分的波形，虽然之前MTK面试的时候也涉及到了，但是没有这么细。还有一些基础的半导体物理的题目&&金刚石的晶格结构，这个问题没准备就没有回答上，当然还有好些问题都是以前的一些重复，特别是一面。关于电流模的工作方式问了很多，抓了很多细节，关于系统环路方面对方好像很关心。后来出来之后，John让易俊师兄带着熟悉了一下工作环境，和里面的几个工程师一起到了另外一间会议室，这个会议室窗外就是深圳湾和蛇口大桥，对面就是香港。他们揶揄说这个本来是一个老总的办公室，后来做了会议室，哈哈。我一直侧面对着窗口，所以只是瞟了瞟外面，风景的确不错，后来才知道窗外就是大名鼎鼎的红树湾，房子均价3~4W，怪不得这么贵。一起聊天的有做芯片设计的、还有以前做过PCB板得，聊得范围很宽泛，还包括了PCB布板的工作，汗啊~~幸好还有些基础，balabala地交代。感觉差不多的时候，离开汉唐大厦，整个深南大道感觉是在原始森林里穿行，非常的过瘾，打算去沙井镇的，走到一半的时候接到电话说John要再聊一聊，没办法只有花30多块钱打了的往回赶，原来并不是什么再聊一聊，而是要请我们吃饭，讲了讲TI的宽松工作环境，互相帮助的传统之类的云云，感觉录取应该比较靠谱了，哈哈。John甚至掩饰不住喜悦的问我们什么时候能去报到之类，哇咔咔。等待TI Offer的日子是比较无聊的，后来又听说小君君拿到了上海的offer，主席只花了20多分钟就拿到了深圳的offer，小朱去深圳又拿了一个offer回来，恭喜恭喜。阿兵的过程比较曲折，深圳、上海各跑了一趟，最后还是因为英语的问题折戟沉沙，十分的可惜，不过过了年之后听说TI把阿兵去的NS收购了，虽然阿兵小娃说可能被裁员，但是还是能感觉到他内心的喜悦啊。回成都之后，就接到上海Marvell公司的电话，希望过去面试，多次申请才让坐飞机去，同时和上海ADI那边也约了时间。Marvell公司也有一个师兄在里面，也面试了我。面试的过程非常漫长而艰
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